Ingénieur de vérification en conception SoC/IP avec une expérience en méthodologies de vérification basées sur SystemVerilog et UVM pour des environnements IP et SoC. Compétent dans le développement de bancs d’essai UVM réutilisables, de la vérification aléatoire contrainte, des assertions (SVA), de la couverture fonctionnelle, du débogage et de la vérification de protocoles incluant AXI/APB/AHB. Familier avec des outils de simulation et de débogage tels que QuestaSim, Synopsys VCS et Verdi. Solide compréhension des concepts de conception RTL, de la planification de vérification, de la fermeture de couverture et du débogage des bugs à travers les flux de vérification IP et SoC.