مهندس تحقق من تصميم SoC/IP لديه خبرة في منهجيات التحقق المعتمدة على SystemVerilog وUVM لبيئات IP وSoC. ماهر في تطوير منصات اختبار UVM القابلة لإعادة الاستخدام، والتحقق العشوائي المقيد، والتأكيدات (SVA)، والتغطية الوظيفية، وتصحيح الأخطاء، والتحقق من البروتوكولات بما في ذلك AXI/APB/AHB. ملم بأدوات المحاكاة وتصحيح الأخطاء مثل QuestaSim وSynopsys VCS وVerdi. فهم قوي لمفاهيم تصميم RTL، وتخطيط التحقق، وإغلاق التغطية، وتصحيح الأخطاء عبر تدفقات التحقق من IP وSoC.